一種集成大型IP核的FPGA芯片的時序計算方法

基本信息

申請?zhí)?/td> CN202210466705.7 申請日 -
公開（公告）號 CN114722753A 公開（公告）日 2022-07-08
申請公布號 CN114722753A 申請公布日 2022-07-08
分類號 G06F30/34（2020.01）I;G06F115/08（2020.01）N 分類 計算；推算；計數(shù);
發(fā)明人 靳松;劉桂林;王海力 申請（專利權(quán)）人 京微齊力（北京）科技股份有限公司
代理機(jī)構(gòu) 北京億騰知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 -
地址 100190北京市海淀區(qū)知春路63號衛(wèi)星大廈9層901-903
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種集成大型IP核的FPGA芯片的時序計算方法，該方法包括：獲取所述IP模塊的多個端口的端口信息，其中，IP模塊的每一個端口與FPGA系統(tǒng)的繞線模塊耦合在一起；根據(jù)獲取的端口信息確定IP模塊的每一個端口的繞線坐標(biāo)，并將每一個端口的繞線坐標(biāo)保存為數(shù)據(jù)文件；對所述多個端口中的每一個端口，根據(jù)該端口的繞線坐標(biāo)計算該端口與其他邏輯資源模塊相連的時延信息。有效提高了FPGA芯片的時延計算的準(zhǔn)確度，減少誤差，進(jìn)而有效保證了IP與FPGA芯片集成以后的性能。