基于FPGA低延遲視頻圖像緩存的DDR控制方法

基本信息

申請?zhí)?/td> CN202110653148.5 申請日 -
公開（公告）號 CN113377049A 公開（公告）日 2021-09-10
申請公布號 CN113377049A 申請公布日 2021-09-10
分類號 G05B19/042（2006.01）I;H04N7/01（2006.01）I;G06T1/60（2006.01）I 分類 控制；調(diào)節(jié);
發(fā)明人 姜文濤;王超;王潔;錢鈞;李良福;楊一洲;盧曉燕;李濤;李建鵬;劉文達(dá) 申請（專利權(quán)）人 西安應(yīng)用光學(xué)研究所
代理機(jī)構(gòu) 中國兵器工業(yè)集團(tuán)公司專利中心 代理人 周恒
地址 710065陜西省西安市雁塔區(qū)電子三路西段九號
法律狀態(tài) -

摘要

摘要 本發(fā)明屬于圖像處理技術(shù)領(lǐng)域，具體涉及一種基于FPGA低延遲視頻圖像緩存的DDR控制方法。為了降低圖像寫入和讀出的延遲時間，同時減小DDR的資源開銷，本發(fā)明對每一個輸入和輸出的視頻通道僅需要設(shè)計兩個緩存區(qū)，減小了每個視頻通道所需要的DDR緩存區(qū)的容量，提升了系統(tǒng)的多通道和高帶寬的能力。本發(fā)明監(jiān)控寫入和讀出幀率，計算其比值，同時統(tǒng)計實際一幀圖像大小并計算出讀寫“競爭”的地址閾值，設(shè)計了自適應(yīng)寫入和讀出緩存切換的控制方法，有效的降低了系統(tǒng)的數(shù)據(jù)延遲，提升了系統(tǒng)的工作性能。