異構(gòu)多核處理器的時鐘模塊和異構(gòu)多核處理系統(tǒng)

基本信息

申請?zhí)?/td> CN202021835688.2 申請日 -
公開（公告）號 CN213582080U 公開（公告）日 2021-06-29
申請公布號 CN213582080U 申請公布日 2021-06-29
分類號 G06F1/3234（2019.01）I;G06F1/10（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 顏軍;黃仕林;顏志宇;龔永紅;唐芳福;張業(yè)強 申請（專利權(quán)）人 珠海航宇微科技股份有限公司
代理機構(gòu) 廣州嘉權(quán)專利商標事務(wù)所有限公司 代理人 鄭晨鳴
地址 519080廣東省珠海市唐家東岸白沙路1號歐比特科技園
法律狀態(tài) -

摘要

摘要 本實用新型公開了一種異構(gòu)多核處理器的時鐘模塊和異構(gòu)多核處理系統(tǒng)，包括多個第一IP時鐘域，第二IP時鐘域；其中，第一IP時鐘域和第二IP時鐘域均包括鎖相環(huán)單元、第一分頻器、第一時鐘門控單元和第一時鐘切換單元，第一分頻器和第一時鐘門控單元串聯(lián)連接后的第一端與鎖相環(huán)單元的連接，第一分頻器和第一時鐘門控單元串聯(lián)后的第二端與第一時鐘切換單元連接，第一時鐘切換單元用于輸出相應(yīng)的時鐘信號或者通過至少一個第二分頻器輸出相應(yīng)的時鐘信號。第一IP時鐘域和第二IP時鐘域提供相應(yīng)的時鐘信號，滿足高速IP和低速IP的時鐘信號需求，第一分頻器和第二分頻器可對時鐘信號進行分頻或升降頻，當(dāng)高速IP和低速IP閑置時，可實現(xiàn)降頻運行，以降低功耗。