一種基于FPGA的可配置負(fù)載均衡系統(tǒng)與方法

基本信息

申請(qǐng)?zhí)?/td> CN201911273483.1 申請(qǐng)日 -
公開（公告）號(hào) CN112995245A 公開（公告）日 2021-06-18
申請(qǐng)公布號(hào) CN112995245A 申請(qǐng)公布日 2021-06-18
分類號(hào) H04L29/08;H04L1/00;G06F13/28;G06F13/16 分類 電通信技術(shù);
發(fā)明人 宋曼谷;趙軍;郭志川 申請(qǐng)（專利權(quán)）人 鄭州芯蘭德網(wǎng)絡(luò)科技有限公司
代理機(jī)構(gòu) 北京方安思達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 代理人 陳琳琳;楊青
地址 100190 北京市海淀區(qū)北四環(huán)西路21號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于FPGA的可配置負(fù)載均衡系統(tǒng)及方法，所述系統(tǒng)包括：收包模塊、負(fù)載均衡計(jì)算模塊、FIFO陣列、DDR緩存陣列和DMA傳輸模塊；所述負(fù)載均衡計(jì)算模塊和FIFO陣列通過(guò)FPGA實(shí)現(xiàn)；所述收包模塊，用于從網(wǎng)口接收數(shù)據(jù)包，并發(fā)送至負(fù)載均衡計(jì)算模塊；所述負(fù)載均衡計(jì)算模塊，用于從數(shù)據(jù)包提取五元組信息，根據(jù)可配置負(fù)載均衡算法，將數(shù)據(jù)包分發(fā)到對(duì)應(yīng)的FIFO陣列；所述FIFO陣列，用于通過(guò)AXI總線將數(shù)據(jù)包存入對(duì)應(yīng)的DDR緩存陣列；所述DMA傳輸模塊，用于讀取所述DDR緩存陣列不同地址區(qū)間的數(shù)據(jù)包，通過(guò)DMA方式傳輸至上位機(jī)對(duì)應(yīng)的緩存陣列。本發(fā)明能夠高速處理不同大小的數(shù)據(jù)包，具有低延時(shí)、高吞吐率、零丟包的特點(diǎn)。