一種基于FPGA納秒時間戳的高速數(shù)據(jù)包采集系統(tǒng)及方法

基本信息

申請?zhí)?/td> CN201911189168.0 申請日 -
公開（公告）號 CN112865901A 公開（公告）日 2021-05-28
申請公布號 CN112865901A 申請公布日 2021-05-28
分類號 H04J3/06;H04L29/06;H04L29/08;G06F13/28;G06F13/42 分類 電通信技術;
發(fā)明人 郭志川;王勁林;黃逍穎;宋曼谷 申請（專利權）人 鄭州芯蘭德網(wǎng)絡科技有限公司
代理機構 北京方安思達知識產(chǎn)權代理有限公司 代理人 陳琳琳;楊青
地址 100190 北京市海淀區(qū)北四環(huán)西路21號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于FPGA納秒時間戳的高速數(shù)據(jù)包采集系統(tǒng)及方法，所述系統(tǒng)通過FPGA實現(xiàn)，包括以太網(wǎng)接收解析模塊、延遲模塊、基線時間模塊、時鐘模塊、時間戳添加模塊、FIFO、DDR和DMA；以太網(wǎng)接收解析模塊，用于對以太網(wǎng)數(shù)據(jù)接收和協(xié)議解析；延遲模塊，用于延遲解析后的數(shù)據(jù)包；基線時間模塊，用于獲取當前的網(wǎng)絡時間，精確到納秒，作為系統(tǒng)基線時間；時鐘模塊，用于實現(xiàn)納秒級相對時間戳的計時；時間戳添加模塊，用于將基線時間和相對時間戳相加獲得的時間戳加入到數(shù)據(jù)包上；FIFO，用于對加入時間戳的數(shù)據(jù)包進行時鐘域和數(shù)據(jù)寬度轉(zhuǎn)換，使用AXI4總線的突發(fā)模式將數(shù)據(jù)高速傳輸至DDR；DMA，用于將DDR中加入時間戳的數(shù)據(jù)包以DMA的方式發(fā)送至服務器。