一種過采樣數(shù)據(jù)時鐘恢復的FPGA實現(xiàn)系統(tǒng)及方法

基本信息

申請?zhí)?/td> CN201610349260.9 申請日 -
公開（公告）號 CN106021025B 公開（公告）日 2019-03-29
申請公布號 CN106021025B 申請公布日 2019-03-29
分類號 G06F11/14（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 邱建剛 申請（專利權）人 成都歐飛凌通訊技術有限公司
代理機構 成都君合集專利代理事務所（普通合伙） 代理人 成都歐飛凌通訊技術有限公司
地址 610000 四川省成都市高新區(qū)云華路333號3棟3層
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種過采樣數(shù)據(jù)時鐘恢復的FPGA實現(xiàn)系統(tǒng)及方法，它包括設置在FPGA內的差分信號轉換模塊、可編程輸入延時單元、輸入串并轉換模塊及固定模式時鐘管理模塊，所述差分信號轉換模塊連接可編程輸入延時單元，所述可編程輸入延時單元連接輸入串并轉換模塊，所述輸入串并轉換模塊連接固定模式時鐘管理模塊；通過差分信號轉換模塊將外部送入FPGA的輸入差分信號進行緩存處理分成差分的2個FPGA內部的差分信號；針對FPGA芯片上不能提供充足的GE口專用管腳問題，設計出一種通過普通IO也能實現(xiàn)數(shù)據(jù)時鐘恢復的方法；利用普通IO做數(shù)據(jù)恢復，可以靈活滿足各種需求，在實現(xiàn)數(shù)量上不再局限于芯片自帶的專用管腳。