一種基于動態(tài)非平衡時鐘的芯片設(shè)計優(yōu)化系統(tǒng)及方法

基本信息

申請?zhí)?/td> CN202110201459.8 申請日 -
公開（公告）號 CN112818620A 公開（公告）日 2021-05-18
申請公布號 CN112818620A 申請公布日 2021-05-18
分類號 G06F30/337;G06F30/3312;G06F30/327;G06F30/396 分類 計算；推算；計數(shù);
發(fā)明人 袁肖華;于威;闕詩璇 申請（專利權(quán)）人 上海芷銳電子科技有限公司
代理機構(gòu) 南京鐘山專利代理有限公司 代理人 蘇良
地址 201100 上海市閔行區(qū)蘇召路1628號
法律狀態(tài) -

摘要

摘要 本發(fā)明提出了一種基于動態(tài)非平衡時鐘的芯片設(shè)計優(yōu)化系統(tǒng)及方法。其在設(shè)計的綜合階段，分析設(shè)計的時序路徑，并根據(jù)當前的時序結(jié)果分析并動態(tài)地調(diào)整時序單元的時鐘延遲，將時鐘延遲結(jié)果向芯片設(shè)計實現(xiàn)流程的后續(xù)步驟傳遞，從而在時鐘樹綜合時，按照要求綜合出非平衡的時鐘樹結(jié)構(gòu)。在芯片設(shè)計實現(xiàn)過程中的綜合及布局布線階段時，動態(tài)地調(diào)整整個葉節(jié)點時鐘網(wǎng)絡(luò)的延遲，以達到迅速收斂時序的目的。由于使用了動態(tài)非平衡時鐘網(wǎng)絡(luò)，使得芯片設(shè)計的時序路徑有更多的時序裕量，使芯片實現(xiàn)工具對整個設(shè)計的時序能作更好的優(yōu)化，時序緊張的路徑不再需要更多復(fù)雜的優(yōu)化，從而減小整個設(shè)計的面積，減小功耗，提高設(shè)計可實現(xiàn)的時鐘速度，提高設(shè)計性能。