通過串行并行總線相互轉(zhuǎn)換以減少線纜數(shù)量的方法

基本信息

申請(qǐng)?zhí)?/td> CN201510235463.0 申請(qǐng)日 -
公開（公告）號(hào) CN104881390B 公開（公告）日 2018-02-27
申請(qǐng)公布號(hào) CN104881390B 申請(qǐng)公布日 2018-02-27
分類號(hào) G06F13/42 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 閆樹軍;李毅;陳平山 申請(qǐng)（專利權(quán)）人 杭州奕霖傳感科技有限公司
代理機(jī)構(gòu) 杭州斯可睿專利事務(wù)所有限公司 代理人 杭州紫來測(cè)控技術(shù)有限公司
地址 310000 浙江省杭州市濱江區(qū)濱安路1180號(hào)1幢2層260室
法律狀態(tài) -

摘要

摘要 本發(fā)明設(shè)計(jì)一種通過串行并行總線相互轉(zhuǎn)換以減少線纜數(shù)量的方法，采用一顆CPLD或FPGA可編程邏輯芯片，且芯片內(nèi)部帶有DLL（delay?locked loop）和DDR（Double Data Rate）功能，以及芯片的管腳速率和系統(tǒng)時(shí)鐘頻率應(yīng)至少是所有低速信號(hào)2倍以上。各類低速總線信號(hào)、各類低速信號(hào)送入至可編程邏輯芯片，其隨路同步時(shí)鐘或其他時(shí)鐘也送入至可編程邏輯芯片。FIFO存儲(chǔ)單元用于串并轉(zhuǎn)換時(shí)數(shù)據(jù)緩存用。DDR采樣單元用于低速信號(hào)在時(shí)鐘的上升沿、下降沿同時(shí)采樣，從而降低可編程邏輯芯片內(nèi)部系統(tǒng)時(shí)鐘頻率2倍，降低了對(duì)芯片內(nèi)的系統(tǒng)時(shí)鐘頻率要求。