一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路

基本信息

申請(qǐng)?zhí)?/td> CN202110921437.9 申請(qǐng)日 -
公開（公告）號(hào) CN113472323A 公開（公告）日 2021-10-01
申請(qǐng)公布號(hào) CN113472323A 申請(qǐng)公布日 2021-10-01
分類號(hào) H03K3/3562（2006.01）I;H03K3/012（2006.01）I 分類 基本電子電路;
發(fā)明人 盧文娟;孫雨佳;朱志國;呂盼稂;彭春雨;吳秀龍;藺智挺;陳軍寧 申請(qǐng)（專利權(quán)）人 合肥市微電子研究院有限公司
代理機(jī)構(gòu) 北京凱特來知識(shí)產(chǎn)權(quán)代理有限公司 代理人 鄭立明;陳亮
地址 230601安徽省合肥市經(jīng)濟(jì)開發(fā)區(qū)九龍路111號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路，包括依次連接的四個(gè)邏輯輸入反相器、強(qiáng)鎖存電路、兩個(gè)傳輸門，強(qiáng)鎖存電路包括兩個(gè)NMOS晶體管，四個(gè)PMOS晶體管，左側(cè)部分的晶體管依次串聯(lián)，右側(cè)部分的晶體管同樣依次串聯(lián)，兩側(cè)部分構(gòu)成強(qiáng)鎖存結(jié)構(gòu)；PMOS晶體管PM6柵極與Q節(jié)點(diǎn)相連，PMOS晶體管PM8柵極與Q非節(jié)點(diǎn)相連，相互構(gòu)成負(fù)反饋回路；強(qiáng)鎖存電路接收四個(gè)邏輯輸入反相器給進(jìn)來的方波信號(hào)，并保存在Q和Q非節(jié)點(diǎn)，每次轉(zhuǎn)換能減少左側(cè)或右側(cè)部分的電流從VDD流入GND，從而大大減少動(dòng)態(tài)泄漏。上述電路解決了傳統(tǒng)鎖存器泄露功耗和信號(hào)翻轉(zhuǎn)的過程中短路功耗大的問題，降低了整個(gè)芯片設(shè)計(jì)的功耗。