一種在內(nèi)存中實(shí)現(xiàn)迭代式異或計算的8TSRAM電路結(jié)構(gòu)

基本信息

申請?zhí)?/td> CN202111150160.0 申請日 -
公開（公告）號 CN113921057A 公開（公告）日 2022-01-11
申請公布號 CN113921057A 申請公布日 2022-01-11
分類號 G11C11/412（2006.01）I;G11C11/418（2006.01）I;G11C11/419（2006.01）I;G06F15/78（2006.01）I 分類 信息存儲;
發(fā)明人 藺智挺;汪方銘;吳秀龍;朱志國;彭春雨;盧文娟;趙強(qiáng);陳軍寧 申請（專利權(quán)）人 合肥市微電子研究院有限公司
代理機(jī)構(gòu) 北京凱特來知識產(chǎn)權(quán)代理有限公司 代理人 鄭立明;陳亮
地址 230601安徽省合肥市經(jīng)濟(jì)開發(fā)區(qū)九龍路111號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種在內(nèi)存中實(shí)現(xiàn)迭代式異或計算的8T SRAM電路結(jié)構(gòu)，所述電路以8T SRAM單元為基本單元設(shè)置n行n列的內(nèi)存單元，每個8T SRAM單元包括兩個交叉耦合的反相器、一對數(shù)據(jù)傳輸管以及一對控制晶體管，數(shù)據(jù)傳輸管設(shè)置于交叉耦合的反相器左右兩側(cè)，每一側(cè)各設(shè)置一個；控制晶體管設(shè)置于交叉耦合的反相器之間，上下各一個，上端控制晶體管的一端與左側(cè)反相器的輸出端連接，另一端與反相器中的右側(cè)存儲節(jié)點(diǎn)連接；下端控制晶體管的一端與右側(cè)反相器的輸出端連接，另一端與反相器中的左側(cè)存儲節(jié)點(diǎn)連接。該電路不僅能夠?qū)崿F(xiàn)多行數(shù)據(jù)的異或計算，也能實(shí)現(xiàn)多列數(shù)據(jù)的異或計算，打破了空間上對計算的限制，因此應(yīng)用場景更加廣泛。