一種新型高速DDR發(fā)送電路

基本信息

申請(qǐng)?zhí)?/td> CN202110091713.3 申請(qǐng)日 -
公開（公告）號(hào) CN112713892A 公開（公告）日 2021-04-27
申請(qǐng)公布號(hào) CN112713892A 申請(qǐng)公布日 2021-04-27
分類號(hào) H03K19/0175 分類 基本電子電路;
發(fā)明人 孔亮;陳捷;劉亞東;莊志青 申請(qǐng)（專利權(quán)）人 燦芯半導(dǎo)體（上海）股份有限公司
代理機(jī)構(gòu) 蘇州創(chuàng)策知識(shí)產(chǎn)權(quán)代理有限公司 代理人 顏海良
地址 201203 上海市浦東新區(qū)中國(guó)（上海）自由貿(mào)易試驗(yàn)區(qū)張東路1158號(hào)禮德國(guó)際2號(hào)樓6樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種新型高速DDR發(fā)送電路，包括兩個(gè)PMOS管PM1、PM2和兩個(gè)NMOS管NM1、NM2；PM1的源極接高電壓VDDQ，漏極與PM2的源極相連，PM2的漏極與一電阻相連，電阻的另一端與輸出墊片相連；PM1的柵極和控制線netp相連，netp通過反向器INV1與數(shù)據(jù)輸入DIN相連，INV1與netp之間設(shè)有電容C；INV1的工作電壓為低電壓VDD，電容C和netp為PM1的柵極提供一個(gè)電壓VDDL，以對(duì)PM1進(jìn)行保護(hù)；NM1的源極接地，漏極與NM2的源極相連，NM2的漏極與電阻相連；NM1的柵極通過反向器INV2與數(shù)據(jù)輸入DIN相連；采用速度較快的低壓器件做主驅(qū)動(dòng)電路及前驅(qū)動(dòng)電路，同時(shí)利用時(shí)鐘信號(hào)和開關(guān)電容在不額外大幅增加功耗的情況下制造一個(gè)電壓來保證低壓器件的安全性，有效提高了電路的工作速度。