一種芯片全局布局方法

基本信息

申請?zhí)?/td> CN201610857686.5 申請日 -
公開（公告）號 CN106528923B 公開（公告）日 2019-08-13
申請公布號 CN106528923B 申請公布日 2019-08-13
分類號 G06F17/50 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 李明;樊平 申請（專利權(quán)）人 北京亦莊國際融資擔(dān)保有限公司
代理機(jī)構(gòu) 北京億騰知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 京微齊力（北京）科技有限公司
地址 100083 北京市海淀區(qū)知春路63號衛(wèi)星大廈9層901-903
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種芯片全局布局方法。本發(fā)明實(shí)施例提供一種芯片全局布局方法，包括：根據(jù)芯片結(jié)構(gòu)創(chuàng)建多個密度箱，并獲取網(wǎng)表；根據(jù)布局算法為芯片進(jìn)行初始布局，將多個實(shí)例分別映射至對應(yīng)的密度箱，而后判斷芯片布局是否滿足全局布局結(jié)束條件；當(dāng)不滿足時，獲取并計(jì)算芯片上多個箱集合的集合密度；將集合密度大于密度因子的箱集合作為種子箱集合，并按照集合密度從大到小的順序依次對種子箱集合進(jìn)行擴(kuò)展，直至種子箱集合的集合密度小于密度因子；判斷芯片布局是否滿足全局布局結(jié)束條件，當(dāng)芯片布局滿足全局布局結(jié)束條件，結(jié)束布局。該方法極大的降低了芯片全局布局的迭代次數(shù)，在降低了全局布局時間的同時,使得實(shí)例的分布更為均勻。