一種時序電路優(yōu)化方法、裝置及其存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202110025436.6 申請日 -
公開（公告）號 CN112783065B 公開（公告）日 2022-01-28
申請公布號 CN112783065B 申請公布日 2022-01-28
分類號 G05B19/042（2006.01）I 分類 控制；調(diào)節(jié);
發(fā)明人 吳景生;葛穎峰;徐祎喆;朱勇 申請（專利權(quán)）人 重慶百瑞互聯(lián)電子技術(shù)有限公司
代理機構(gòu) 北京國科程知識產(chǎn)權(quán)代理事務所（普通合伙） 代理人 曹曉斐
地址 401120重慶市渝北區(qū)仙桃街道數(shù)據(jù)谷中路99號B1-1棟第1層
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種時序電路優(yōu)化方法、裝置及其存儲介質(zhì)，屬于數(shù)字集成電路領(lǐng)域。本發(fā)明主要包括提供一種時序電路優(yōu)化方法，其包括：對在時序傳遞的方向上具有連續(xù)多條違例時序路徑以及連續(xù)多條違例路徑后面具有至少一條富裕時序路徑的連續(xù)多條時序路徑，根據(jù)連續(xù)多條時序路徑中每條時序路徑的時間裕量值對連續(xù)多條時序路徑進行分組得到至少一個可優(yōu)化時序路徑組；根據(jù)至少一個可優(yōu)化時序路徑組中每組可優(yōu)化時序路徑組的每條時序路徑的時間裕量值對每組可優(yōu)化時序路徑組中每條時序路徑后第一個觸發(fā)器的本地時鐘端的時鐘延遲進行設置，能夠?qū)崿F(xiàn)對時序電路中連續(xù)出現(xiàn)的多處時序違例路徑進行優(yōu)化。