一種半導體結(jié)構(gòu)及其制造方法

基本信息

申請?zhí)?/td> CN202210126415.8 申請日 -
公開（公告）號 CN114496903A 公開（公告）日 2022-05-13
申請公布號 CN114496903A 申請公布日 2022-05-13
分類號 H01L21/762（2006.01）I;H01L21/8238（2006.01）I;H01L27/092（2006.01）I 分類 基本電氣元件;
發(fā)明人 嵇彤;葉甜春;朱紀軍;李彬鴻;羅軍;趙杰;許靜;許濱濱;王國慶 申請（專利權）人 澳芯集成電路技術（廣東）有限公司
代理機構(gòu) 北京集佳知識產(chǎn)權代理有限公司 代理人 -
地址 510535廣東省廣州市廣州開發(fā)區(qū)開源大道136號A棟
法律狀態(tài) -

摘要

摘要 本申請?zhí)峁┮环N半導體器件及其制造方法，提供襯底結(jié)構(gòu)，襯底結(jié)構(gòu)包括硅襯底、硅襯底上的埋氧化層和埋氧化層上的半導體層，在襯底結(jié)構(gòu)中形成隔離結(jié)構(gòu)，隔離結(jié)構(gòu)至少貫穿半導體層，形成覆蓋半導體層和隔離結(jié)構(gòu)的覆蓋層，對覆蓋層、半導體層和埋氧化層進行刻蝕得到刻蝕槽，刻蝕槽暴露硅襯底，刻蝕槽的側(cè)壁為隔離結(jié)構(gòu)的側(cè)壁，或刻蝕槽的側(cè)壁包括埋氧化層的側(cè)壁和隔離結(jié)構(gòu)的側(cè)壁，之后在刻蝕槽中選擇性外延生長半導體材料，以形成半導體結(jié)構(gòu)，去除覆蓋層，隔離結(jié)構(gòu)的側(cè)壁和埋氧化層的側(cè)壁不為半導體材料，因此在選擇性外延生長半導體材料時，隔離結(jié)構(gòu)的側(cè)壁和埋氧化層的側(cè)壁不容易生長，容易從硅襯底向上生長質(zhì)量較好的半導體結(jié)構(gòu)，降低工藝缺陷。