一種低時(shí)延的試驗(yàn)儀器測(cè)控系統(tǒng)結(jié)構(gòu)及其方法

基本信息

申請(qǐng)?zhí)?/td> CN202010248912.6 申請(qǐng)日 -
公開（公告）號(hào) CN113032324A 公開（公告）日 2021-06-25
申請(qǐng)公布號(hào) CN113032324A 申請(qǐng)公布日 2021-06-25
分類號(hào) G06F15/163;G06F3/05 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 趙國(guó)峰;李守東 申請(qǐng)（專利權(quán)）人 大連新亮興電子技術(shù)有限公司
代理機(jī)構(gòu) 上海宏威知識(shí)產(chǎn)權(quán)代理有限公司 代理人 趙芳梅
地址 110000 遼寧省大連市金州區(qū)保稅區(qū)洞庭路1號(hào)自貿(mào)大廈732D-7室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開一種低時(shí)延的試驗(yàn)儀器測(cè)控系統(tǒng)結(jié)構(gòu)，其包括MCU處理器、與所述MCU處理器連接若干功能模塊，各所述功能模塊中包括若干依據(jù)功能說明劃分的外設(shè)器件；每一功能模塊均通過CPLD可編程門陣列芯片編程驅(qū)動(dòng)；各所述CPLD可編程門陣列芯片再以并行總線的方式與所述MCU處理器進(jìn)行交互。本申請(qǐng)的低時(shí)延的試驗(yàn)儀器測(cè)控系統(tǒng)結(jié)構(gòu)可解決在試驗(yàn)儀器領(lǐng)域高性能處理器與低性能、多樣性的外設(shè)單元之間通訊瓶頸問題，從而實(shí)現(xiàn)系統(tǒng)低時(shí)延的，解決了本行業(yè)對(duì)控制系統(tǒng)要求高實(shí)時(shí)性的問題。