一種優(yōu)化電場(chǎng)特性的分裂柵溝槽MOS及其制造方法

基本信息

申請(qǐng)?zhí)?/td> CN202111393083.1 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113823567A 公開(kāi)（公告）日 2021-12-21
申請(qǐng)公布號(hào) CN113823567A 申請(qǐng)公布日 2021-12-21
分類號(hào) H01L21/336（2006.01）I;H01L29/78（2006.01）I;H01L29/06（2006.01）I 分類 基本電氣元件;
發(fā)明人 李加洋;陶瑞龍;胡興正;薛璐;劉海波 申請(qǐng)（專利權(quán)）人 南京華瑞微集成電路有限公司
代理機(jī)構(gòu) 南京瑞華騰知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 錢麗
地址 211800江蘇省南京市浦口區(qū)浦濱大道88號(hào)科創(chuàng)廣場(chǎng)3號(hào)樓5樓
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)了一種優(yōu)化電場(chǎng)特性的分裂柵溝槽MOS及其制造方法。該方法包括在襯底的上側(cè)制作外延層，具體如下：在所述襯底的上側(cè)生長(zhǎng)摻雜濃度為N3的第一外延層；調(diào)整摻雜源的濃度使摻雜濃度線性增加，并在第一外延層的上側(cè)生長(zhǎng)摻雜濃度從N3至N2線性增加的第二外延層；調(diào)整摻雜源的濃度使摻雜濃度線性降低，并在第二外延層的上側(cè)生長(zhǎng)摻雜濃度從N2至N1線性降低的第三外延層；在第三外延層的上側(cè)生成摻雜濃度為N1的第四外延層。本發(fā)明通過(guò)調(diào)節(jié)外延層的摻雜分布，使SGT MOSFET中間部位的電荷補(bǔ)償能力增強(qiáng)，電場(chǎng)分布更加接近梯形分布，增加了器件的耐壓能力，并且在擊穿電壓相同的情況下，導(dǎo)通電阻可以減小30%左右。