一種集成源漏電容的超結(jié)MOS器件及其制作方法

基本信息

申請(qǐng)?zhí)?/td> CN202111365416.X 申請(qǐng)日 -
公開（公告）號(hào) CN113793807B 公開（公告）日 2022-02-11
申請(qǐng)公布號(hào) CN113793807B 申請(qǐng)公布日 2022-02-11
分類號(hào) H01L21/336（2006.01）I;H01L29/78（2006.01）I;H01L29/06（2006.01）I;H01L23/552（2006.01）I 分類 基本電氣元件;
發(fā)明人 許超;何軍;胡興正;薛璐;劉海波 申請(qǐng)（專利權(quán)）人 南京華瑞微集成電路有限公司
代理機(jī)構(gòu) 南京瑞華騰知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 錢麗
地址 211800江蘇省南京市浦口區(qū)浦濱大道88號(hào)科創(chuàng)廣場(chǎng)3號(hào)樓5樓
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種集成源漏電容的超結(jié)MOS器件及其制作方法。本發(fā)明通過在外延層內(nèi)設(shè)置兩組第二溝槽，并在第二溝槽內(nèi)依次設(shè)置電容層間介質(zhì)層和電容多晶硅電極，在器件制作完成后，該結(jié)構(gòu)形成兩個(gè)并聯(lián)在源極與漏極之間的源漏電容，可通過調(diào)節(jié)第二溝槽的深度、電容層間介質(zhì)層的厚度和第二溝槽的寬度與相鄰的兩個(gè)第二溝槽之間的間距的比值來調(diào)節(jié)兩個(gè)源漏電容的容值大小，使得集成的兩個(gè)電容的容值大小不等，能夠在不增加其他寄生電容的前提下，增加Cds來減小Vds電壓變化率，從而改善器件的EMI，同時(shí)能顯著過濾高頻諧振信號(hào)，進(jìn)一步改善EMI。