腦機(jī)接口BCI設(shè)備的架構(gòu)方法、裝置、終端及介質(zhì)

基本信息

申請(qǐng)?zhí)?/td> CN202110596857.4 申請(qǐng)日 -
公開（公告）號(hào) CN113467609A 公開（公告）日 2021-10-01
申請(qǐng)公布號(hào) CN113467609A 申請(qǐng)公布日 2021-10-01
分類號(hào) G06F3/01（2006.01）I;G06F9/38（2006.01）I;G06F15/78（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 盧樹強(qiáng);夏威;王曉岸 申請(qǐng)（專利權(quán)）人 北京腦陸科技有限公司
代理機(jī)構(gòu) - 代理人 -
地址 100083北京市海淀區(qū)中關(guān)村東路1號(hào)院8號(hào)樓三層B201A-2
法律狀態(tài) -

摘要

摘要 本申請(qǐng)公開了一種腦機(jī)接口BCI設(shè)備的架構(gòu)方法、裝置、終端及介質(zhì)。其中方法包括：基于腦機(jī)接口BCI設(shè)備所采用的FPGA芯片，確定預(yù)配置在FPGA芯片上的精簡指令集RISC?V的內(nèi)核框架；依據(jù)內(nèi)核框架在FPGA芯片上進(jìn)行底層架構(gòu)部署；在FPGA芯片上部署對(duì)腦電信號(hào)進(jìn)行預(yù)處理的算法，以使腦機(jī)接口BCI設(shè)備在完成對(duì)腦電信號(hào)的預(yù)處理后發(fā)送至目標(biāo)設(shè)備。本申請(qǐng)通過設(shè)置指令數(shù)量少的RISC?V的內(nèi)核框架，不僅起到了縮小FPGA芯片的內(nèi)核面積，降低FPGA芯片的功耗的效果，還因RISC?V的內(nèi)核框架的開源性，既降低了腦機(jī)接口BCI設(shè)備成本，又實(shí)現(xiàn)了腦機(jī)接口BCI設(shè)備進(jìn)行多通道同步采樣的目的，最終達(dá)到通過腦機(jī)接口BCI設(shè)備和目標(biāo)設(shè)備完成對(duì)腦電信號(hào)的分析目的。