腦機(jī)接口BCI設(shè)備的架構(gòu)方法、裝置、終端及介質(zhì)

基本信息

申請(qǐng)?zhí)?/td> CN202110597144.X 申請(qǐng)日 -
公開（公告）號(hào) CN113467610A 公開（公告）日 2021-10-01
申請(qǐng)公布號(hào) CN113467610A 申請(qǐng)公布日 2021-10-01
分類號(hào) G06F3/01（2006.01）I;G06F9/38（2006.01）I;G06F15/78（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 盧樹強(qiáng);夏威;王曉岸 申請(qǐng)（專利權(quán)）人 北京腦陸科技有限公司
代理機(jī)構(gòu) - 代理人 -
地址 100083北京市海淀區(qū)中關(guān)村東路1號(hào)院8號(hào)樓三層B201A-2
法律狀態(tài) -

摘要

摘要 本申請(qǐng)公開了一種腦機(jī)接口BCI設(shè)備的架構(gòu)方法、裝置、終端及介質(zhì)。其中方法包括：確定腦機(jī)接口BCI設(shè)備所采用的相互通信連接的FPGA芯片和ARM芯片；依據(jù)預(yù)配置在FPGA芯片上的精簡(jiǎn)指令集RISC?V的內(nèi)核框架，對(duì)FPGA芯片進(jìn)行架構(gòu)部署；在ARM芯片上部署應(yīng)用程序，以使ARM芯片將對(duì)腦電信號(hào)的分析過程移植至FPGA芯片。本申請(qǐng)通過設(shè)置指令數(shù)量少的RISC?V的內(nèi)核框架的方式，不僅起到了縮小FPGA芯片的內(nèi)核面積，降低FPGA芯片的功耗，方便對(duì)FPGA芯片底層的門級(jí)電路的驗(yàn)證的效果，還因RISC?V的內(nèi)核框架的開源性，既能降低腦機(jī)接口BCI設(shè)備成本，實(shí)現(xiàn)了腦機(jī)接口BCI設(shè)備進(jìn)行多通道同步采樣的目的，實(shí)現(xiàn)將對(duì)腦電信號(hào)的分析及反饋在腦機(jī)接口BCI設(shè)備在本地完成的目的。