堆疊芯片的封裝方法及采用該方法制造的封裝體
基本信息
申請?zhí)?/td> | CN201810477550.0 | 申請日 | - |
公開(公告)號 | CN108649020A | 公開(公告)日 | 2018-10-12 |
申請公布號 | CN108649020A | 申請公布日 | 2018-10-12 |
分類號 | H01L23/31;H01L23/528 | 分類 | 基本電氣元件; |
發(fā)明人 | 吳畏;金劍 | 申請(專利權(quán))人 | 上海凱虹電子有限公司 |
代理機(jī)構(gòu) | 上海翼勝專利商標(biāo)事務(wù)所(普通合伙) | 代理人 | 上海凱虹科技電子有限公司;上海凱虹電子有限公司;達(dá)邇科技(成都)有限公司 |
地址 | 201612 上海市松江區(qū)出口加工區(qū)三莊路18弄1號 | ||
法律狀態(tài) | - |
摘要
摘要 | 本發(fā)明提供一種堆疊芯片的封裝方法及采用該方法制造的封裝體,所述方法包括如下步驟:提供一引線框架;在所述引線框架上放置第一層芯片;提供一導(dǎo)電片陣列,所述導(dǎo)電片陣列包括多個(gè)導(dǎo)電片;切割所述導(dǎo)電片陣列,使至少一個(gè)導(dǎo)電片獨(dú)立;將至少一個(gè)導(dǎo)電片設(shè)置在所述第一層芯片上。本發(fā)明優(yōu)點(diǎn)在于,避免了現(xiàn)有的導(dǎo)電片陣列框架布局上的空間浪費(fèi),可有效提高導(dǎo)電片陣列框架的密度,進(jìn)而降低導(dǎo)電片陣列框架的成本;導(dǎo)電片的形狀及尺寸設(shè)計(jì)不再被沖切制程能力所限制,設(shè)計(jì)更靈活,能滿足更多需求;不需要傳統(tǒng)的沖具制作需求,進(jìn)行切割刀即可完成,節(jié)省了沖具方面的投資,且導(dǎo)電片陣列框架制作速度較快,能充分滿足快速消費(fèi)電子設(shè)計(jì)研發(fā)快速響應(yīng)的要求。 |
