處理器中斷機制的驗證方法及驗證裝置

基本信息

申請?zhí)?/td> CN201511008868.7 申請日 -
公開（公告）號 CN106933727B 公開（公告）日 2020-12-18
申請公布號 CN106933727B 申請公布日 2020-12-18
分類號 G06F11/36 分類 計算；推算；計數(shù);
發(fā)明人 張智;陳鎧 申請（專利權）人 北京國睿中數(shù)科技股份有限公司
代理機構 北京清亦華知識產權代理事務所（普通合伙） 代理人 北京國睿中數(shù)科技股份有限公司;中國電子科技集團公司第十四研究所
地址 100085 北京市海淀區(qū)上地五街5號4層西區(qū)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種處理器中斷機制的驗證方法及驗證裝置，其中，方法包括以下步驟：隨機生成定向指令序列；根據指令序列配置DUT的打開中斷使能，并配置中斷處理入口；在中斷處理時，添加N條例外返回指令，以退出例外處理程序并且跳轉至被中斷取消的指令PC；在多條指令提交時，對DUT的寄存器的狀態(tài)進行采樣；對DUT加入隨機中斷，以得到加入隨機中斷對指令流水序列的影響結果。本發(fā)明實施例的驗證方法，通過對DUT隨機加入中斷驗證中斷對DUT的影響，并且可以不受中斷的影響進行數(shù)據對比，從而保證驗證結果的準確性，提高驗證的可靠性，簡單便捷。