一種用于SDIO接口的信號完整性調(diào)節(jié)電路

基本信息

申請?zhí)?/td> CN201821675236.5 申請日 -
公開（公告）號 CN208805807U 公開（公告）日 2019-04-30
申請公布號 CN208805807U 申請公布日 2019-04-30
分類號 G06F13/42（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 夏軍 申請（專利權(quán)）人 深圳前海深蕾半導體有限公司
代理機構(gòu) 深圳市科吉華烽知識產(chǎn)權(quán)事務所（普通合伙） 代理人 劉顯揚
地址 518000 廣東省深圳市前海深港合作區(qū)前灣一路1號A棟201室（入駐深圳市前海商務秘書有限公司）
法律狀態(tài) -

摘要

摘要 本實用新型涉及一種用于SDIO接口的信號完整性調(diào)節(jié)電路，所述調(diào)節(jié)電路用于對兩個SDIO接口之間的信號進行匹配和調(diào)節(jié)，兩個SDIO接口之間存在多個傳輸不同的、符合SDIO接口規(guī)范信號的信號線纜，所述多個信號線纜分別與兩個SDIO接口上的相應連接端連接，所述信號線纜包括其兩端分別連接在兩個SDIO接口的時鐘連接端上的時鐘信號線纜，所述時鐘信號線纜通過串接在其上的、用于在其傳輸?shù)男盘柾暾圆环弦?guī)定時調(diào)節(jié)信號的線路調(diào)節(jié)單元連接所述兩個SDIO接口的時鐘端。實施本實用新型的一種用于SDIO接口的信號完整性調(diào)節(jié)電路，具有以下有益效果：其在高速傳輸數(shù)據(jù)或環(huán)境惡劣時可以調(diào)節(jié)時鐘信號，改進傳輸不穩(wěn)定的情況。