FPGA的配置存儲(chǔ)器上電初始化的電路和方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN201580000996.9 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN106716543B | 公開（公告）日 | 2021-05-07 |
| 申請(qǐng)公布號(hào) | CN106716543B | 申請(qǐng)公布日 | 2021-05-07 |
| 分類號(hào) | G11C16/20(2006.01)I | 分類 | - |
| 發(fā)明人 | 楊獻(xiàn);薛慶華 | 申請(qǐng)（專利權(quán)）人 | 京微雅格（北京）科技有限公司 |
| 代理機(jī)構(gòu) | 北京億騰知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙） | 代理人 | 陳霽 |
| 地址 | 北京市大興區(qū)北京經(jīng)濟(jì)技術(shù)開發(fā)區(qū)地盛北街1號(hào)A區(qū)8號(hào)樓401室-11（集中辦公區(qū)） | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明涉及一種FPGA的配置存儲(chǔ)器上電初始化的電路和方法，該電路包括：譯碼電路、驅(qū)動(dòng)電路和配置存儲(chǔ)器，當(dāng)?shù)?次寫0時(shí)，譯碼電路打開配置存儲(chǔ)器中的一個(gè)地址對(duì)應(yīng)的一個(gè)字線，驅(qū)動(dòng)電路將一個(gè)字線的內(nèi)容寫為0；當(dāng)?shù)趇次寫0時(shí)，譯碼電路打開配置存儲(chǔ)器中的至少一個(gè)地址對(duì)應(yīng)的至少一個(gè)字線，驅(qū)動(dòng)電路將至少一個(gè)字線中每個(gè)字線的內(nèi)容寫為0，至少一個(gè)地址的數(shù)量小于或等于前i?1次已完成寫0的地址的總和，i取大于或者等于2的正整數(shù)，從而使得配置存儲(chǔ)器上電初始化過程中的寫0操作更加容易，并且能夠極大的縮短初始化的周期。?? |
