一種SRAM存儲器的兩級流水線架構(gòu)及其數(shù)據(jù)讀寫方法

基本信息

申請?zhí)?/td> CN202111286469.2 申請日 -
公開（公告）號 CN113948135A 公開（公告）日 2022-01-18
申請公布號 CN113948135A 申請公布日 2022-01-18
分類號 G11C11/413（2006.01）I 分類 信息存儲;
發(fā)明人 張立軍;陳澤翔;婁圓;張重達(dá);馬利軍 申請（專利權(quán)）人 蘇州寬溫電子科技有限公司
代理機(jī)構(gòu) 蘇州吳韻知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 王銘陸
地址 215000江蘇省蘇州市工業(yè)園區(qū)金雞湖大道99號蘇州納米城1幢606-4室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種SRAM存儲器的兩級流水線架構(gòu)及其數(shù)據(jù)讀寫方法，其SRAM存儲器的兩級流水線架構(gòu)包括一前一后設(shè)置的譯碼器和存儲陣列讀寫通路，所述譯碼器的輸入端口設(shè)置有第一寄存器組，所述譯碼器的輸出端口與存儲陣列讀寫通路的輸入端口之間設(shè)置有第二寄存器組；其方法的數(shù)據(jù)讀寫過程為：當(dāng)?shù)刂份斎牒螅谝粋€時鐘上升沿到來時，譯碼器工作，直至譯碼完成，并將地址數(shù)據(jù)輸出至存儲陣列讀寫通路；當(dāng)?shù)诙€時鐘上升沿到來時，譯碼器和存儲陣列讀寫通路并行工作，存儲陣列讀寫通路的地址輸入數(shù)據(jù)為第一個時鐘上升沿至第二個時鐘上升沿之間的譯碼器輸出數(shù)據(jù)。本發(fā)明能夠有效提高存儲器的工作速度，同時，不會帶來大的面積或者功耗懲罰。