芯片測試設(shè)備及其芯片測試過程疊料或卡料檢查方法

基本信息

申請?zhí)?/td> CN202110577196.0 申請日 -
公開（公告）號 CN113281633A 公開（公告）日 2021-08-20
申請公布號 CN113281633A 申請公布日 2021-08-20
分類號 G01R31/28（2006.01）I;G01R31/01（2020.01）I;G01R31/52（2020.01）I;G01R31/54（2020.01）I 分類 測量；測試;
發(fā)明人 王珊珊;王天平 申請（專利權(quán)）人 普冉半導(dǎo)體（上海）股份有限公司
代理機(jī)構(gòu) 上海浦一知識產(chǎn)權(quán)代理有限公司 代理人 王江富
地址 201210上海市浦東新區(qū)盛夏路560號504室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種芯片測試設(shè)備，其開短路測試模塊用于對放置于測試槽的待檢芯片進(jìn)行開短路測試；芯片標(biāo)識讀取模塊用于在開短路測試模塊對放置于測試槽的待檢芯片完成開短路測試時，讀取該待檢芯片的寄存器中的標(biāo)識然后更新存儲到芯片測試設(shè)備的參考標(biāo)識寄存器；如果芯片標(biāo)識讀取模塊當(dāng)前讀取的待檢芯片的標(biāo)識同標(biāo)識寄存器中存儲的標(biāo)識相同，控制器則輸出疊料或卡料現(xiàn)象發(fā)生信息。本發(fā)明還公開了該芯片測試設(shè)備的芯片測試過程疊料或卡料檢查方法。本發(fā)明便于測試工程師及時發(fā)現(xiàn)芯片疊料或卡料。