基于多FPGA系統(tǒng)的并行RTL綜合方法、存儲(chǔ)介質(zhì)

基本信息

申請(qǐng)?zhí)?/td> CN202111369897.1 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN114330174A 公開(kāi)（公告）日 2022-04-12
申請(qǐng)公布號(hào) CN114330174A 申請(qǐng)公布日 2022-04-12
分類號(hào) G06F30/327（2020.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 葉磊;黃侃;李艷榮;王俊杰;周立兵;白耿 申請(qǐng)（專利權(quán)）人 國(guó)微集團(tuán)（深圳）有限公司
代理機(jī)構(gòu) 深圳市康弘知識(shí)產(chǎn)權(quán)代理有限公司 代理人 尹彥
地址 518000廣東省深圳市南山區(qū)粵海街道高新區(qū)社區(qū)沙河西路1801號(hào)國(guó)實(shí)大廈22A
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)了一種基于多FPGA系統(tǒng)的并行RTL綜合方法、存儲(chǔ)介質(zhì)。其中基于多FPGA系統(tǒng)的并行RTL綜合方法，包括：根據(jù)頂部節(jié)點(diǎn)對(duì)被測(cè)試設(shè)計(jì)的各個(gè)實(shí)例進(jìn)行遍歷創(chuàng)建層次樹；并行遍歷所述層次樹對(duì)每一個(gè)模塊進(jìn)行唯一化處理，并記錄唯一化處理后的模塊的哈希值；以模塊為單位，對(duì)各模塊進(jìn)行并行細(xì)化和邏輯映射，將各模塊對(duì)應(yīng)的被測(cè)試設(shè)計(jì)從RTL轉(zhuǎn)換為門級(jí)電路；將各個(gè)模塊對(duì)應(yīng)的門級(jí)電路合并為一個(gè)整體形成層次化網(wǎng)表；統(tǒng)計(jì)層次化網(wǎng)表所消耗的資源，并根據(jù)資源約束自動(dòng)選擇超圖單元；采用分割工具進(jìn)行分割，形成各個(gè)FPGA對(duì)應(yīng)的網(wǎng)表。本發(fā)明實(shí)現(xiàn)了RTL的并行綜合處理，不僅可以應(yīng)對(duì)大規(guī)模的集成電路，同時(shí)還可以提高仿真驗(yàn)證效率。