store_buffermerge的實(shí)現(xiàn)方法及系統(tǒng)

基本信息

申請?zhí)?/td> CN202111549628.3 申請日 -
公開（公告）號(hào) CN114217855A 公開（公告）日 2022-03-22
申請公布號(hào) CN114217855A 申請公布日 2022-03-22
分類號(hào) G06F9/30（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 李長林;劉磊 申請（專利權(quán)）人 廣東賽昉科技有限公司
代理機(jī)構(gòu) 上海邦德專利代理事務(wù)所（普通合伙） 代理人 劉旭章
地址 528300廣東省佛山市順德區(qū)大良街道云路社區(qū)昊陽路2號(hào)A區(qū)S201室
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及CPU技術(shù)領(lǐng)域，具體涉及一種store_buffer merge的實(shí)現(xiàn)方法及系統(tǒng)，包括store_buffer模塊、pipeline模塊、miss queue模塊和refill模塊。本發(fā)明對store數(shù)據(jù)提供一個(gè)時(shí)間窗口給后面的同一cacheline的store指令來merge，從而充分利用pipeline資源，把更多的pipeline資源給其他請求使用。從而提供CPU的整體性能。在store buffer entry項(xiàng)快用完的時(shí)候強(qiáng)制地讓store buffer的entry項(xiàng)上Pipeline，而不再等待更年輕的store來merge；一個(gè)store buffer entry項(xiàng)被分配后，在一定的cycle數(shù)后，強(qiáng)制地讓store buffer的entry項(xiàng)上Pipeline，而不再等待更年輕的store來merge，進(jìn)而提供了CPU的整體性能。