一種肖特基結(jié)源漏CMOSfinFET及其制作方法

基本信息

申請?zhí)?/td> CN202111671684.4 申請日 -
公開(公告)號 CN114334830A 公開(公告)日 2022-04-12
申請公布號 CN114334830A 申請公布日 2022-04-12
分類號 H01L21/8238(2006.01)I;H01L29/06(2006.01)I;H01L29/47(2006.01)I;H01L29/49(2006.01)I;H01L29/78(2006.01)I;H01L21/336(2006.01)I 分類 基本電氣元件;
發(fā)明人 劉戰(zhàn)峰 申請(專利權(quán))人 無錫物聯(lián)網(wǎng)創(chuàng)新中心有限公司
代理機構(gòu) 無錫市大為專利商標事務(wù)所(普通合伙) 代理人 陳麗麗;曹祖良
地址 214135江蘇省無錫市新吳區(qū)菱湖大道200號中國傳感網(wǎng)國際創(chuàng)新園E2座112
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及集成電路制作技術(shù)領(lǐng)域,具體公開了一種肖特基結(jié)源漏CMOS finFET,其中,包括:底層電路和設(shè)置在底層電路上的至少一層頂層電路,底層電路與頂層電路之間、以及每相鄰兩層頂層電路之間均設(shè)置第一介質(zhì)層,每層頂層電路均包括源極金屬、漏極金屬和柵極金屬,源極金屬和漏極金屬分別位于柵極金屬的兩側(cè),源極金屬和漏極金屬形成肖特基結(jié),柵極金屬的表面設(shè)置第二介質(zhì)層,第二介質(zhì)層、源極金屬和漏極金屬的表面均設(shè)置第一絕緣層,第一絕緣層的表面設(shè)置金屬屏蔽層,金屬屏蔽層的表面形成第二絕緣層。本發(fā)明還公開了一種肖特基結(jié)源漏CMOS finFET的制作方法。本發(fā)明提供的肖特基結(jié)源漏CMOS finFET能夠優(yōu)化CMOS電路的性能。