一種基于FPGA的負載均衡處理系統(tǒng)

基本信息

申請?zhí)?/td> CN202011466483.6 申請日 -
公開（公告）號 CN112637080A 公開（公告）日 2021-04-09
申請公布號 CN112637080A 申請公布日 2021-04-09
分類號 H04L12/803;H04L12/861;H04L12/879;H04L29/06;G06F13/28 分類 電通信技術(shù);
發(fā)明人 宋曼谷;沙猛;郭志川;王可 申請（專利權(quán)）人 中科海網(wǎng)（蘇州）網(wǎng)絡(luò)科技有限公司
代理機構(gòu) 北京方安思達知識產(chǎn)權(quán)代理有限公司 代理人 楊青;李彪
地址 100190 北京市海淀區(qū)北四環(huán)西路21號
法律狀態(tài) -

摘要

摘要 本發(fā)明的公開了一種基于FPGA的負載均衡系統(tǒng)，該系統(tǒng)包括：FPGA加速卡和服務(wù)器，F(xiàn)PGA加速卡包括：解析處理模塊、負載均衡模塊、FIFO緩存模塊、DDR緩存和DMA模塊；服務(wù)器上設(shè)置DPDK驅(qū)動模塊；解析處理模塊用于對數(shù)據(jù)鏈路層進行解析；負載均衡模塊用于提取數(shù)據(jù)包的五元組信息，根據(jù)負載均衡算法對數(shù)據(jù)包進行計算，確定該數(shù)據(jù)包所屬的隊列；將每個數(shù)據(jù)包和每個數(shù)據(jù)包的負載均衡結(jié)果分別發(fā)送至FIFO緩存模塊；FIFO緩存模塊用于將數(shù)據(jù)包負載均衡結(jié)果插入到數(shù)據(jù)包以太網(wǎng)前導(dǎo)碼之后，并對合并后的數(shù)據(jù)包進行緩存；DDR模塊用于緩存FIFO緩存模塊通過AXI總線傳輸?shù)臄?shù)據(jù)，通過DMA方式傳輸?shù)椒?wù)器；DPDK驅(qū)動模塊用于根據(jù)每個數(shù)據(jù)包所攜帶的負載均衡結(jié)果，將該數(shù)據(jù)包拷貝到相應(yīng)隊列中。