一種基于AXI4總線的FPGA與DDR高速數(shù)據(jù)包傳輸系統(tǒng)及方法

基本信息

申請(qǐng)?zhí)?/td> CN201911266920.7 申請(qǐng)日 -
公開（公告）號(hào) CN112948295A 公開（公告）日 2021-06-11
申請(qǐng)公布號(hào) CN112948295A 申請(qǐng)公布日 2021-06-11
分類號(hào) G06F13/20;G06F13/28 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 郭志川;黃逍穎;宋曼谷 申請(qǐng)（專利權(quán)）人 中科海網(wǎng)（蘇州）網(wǎng)絡(luò)科技有限公司
代理機(jī)構(gòu) 北京方安思達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 代理人 陳琳琳;楊青
地址 100190 北京市海淀區(qū)北四環(huán)西路21號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于AXI4總線的FPGA與DDR高速數(shù)據(jù)包傳輸系統(tǒng)及方法。所述系統(tǒng)通過FPGA實(shí)現(xiàn)，包括解析模塊、FIFO、填充觸發(fā)模塊、數(shù)據(jù)填充模塊、數(shù)據(jù)控制模塊、AXI4接口模塊和DDR；解析模塊，用于對(duì)光口收到的以太網(wǎng)數(shù)據(jù)包進(jìn)行協(xié)議解析，按照順序?qū)懭隖IFO；FIFO，用于對(duì)其寫入的數(shù)據(jù)進(jìn)行跨時(shí)鐘域轉(zhuǎn)換和數(shù)據(jù)結(jié)構(gòu)轉(zhuǎn)換；填充觸發(fā)模塊，用于在檢測(cè)到觸發(fā)條件滿足時(shí)，設(shè)置填充使能信號(hào)為1；數(shù)據(jù)填充模塊，用于在檢測(cè)到填充使能信號(hào)為1時(shí)，將FIFO中的數(shù)據(jù)量補(bǔ)為64B的整數(shù)倍；數(shù)據(jù)控制模塊，用于根據(jù)FIFO中的數(shù)據(jù)大小，調(diào)整突發(fā)長(zhǎng)度，觸發(fā)一次AXI4數(shù)據(jù)突發(fā)讀??；AXI4接口模塊,用于通過AXI4突發(fā)模式將FIFO的數(shù)據(jù)高速傳輸至DDR；DDR通過DMA將數(shù)據(jù)大塊傳輸?shù)椒?wù)器。