一種減少電壓差的存儲器字線選擇電路及芯片和存儲器

基本信息

申請?zhí)?/td> CN201811438060.6 申請日 -
公開（公告）號 CN109448772A 公開（公告）日 2019-03-08
申請公布號 CN109448772A 申請公布日 2019-03-08
分類號 G11C16/08（2006.01）I 分類 信息存儲;
發(fā)明人 張登軍; 安友偉; 余作歡; 李建球; 楊小龍; 劉大海; 張亦鋒; 李迪; 陳曉君; 逯釗琦 申請（專利權(quán)）人 合肥博雅半導(dǎo)體有限公司
代理機(jī)構(gòu) 廣州嘉權(quán)專利商標(biāo)事務(wù)所有限公司 代理人 合肥博雅半導(dǎo)體有限公司
地址 230012 安徽省合肥市新站區(qū)當(dāng)涂北路530號安徽省泰源工程機(jī)械有限責(zé)任公司研發(fā)中心辦公樓10樓
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種減少電壓差的存儲器字線選擇電路及芯片和存儲器，包括三個P型mos管和三個N型mos管，所述三個P型mos管分別為MP0、MP1和MP2，所述三個N型mos管分別為MN0、MN1和MN2，所述MP0的漏極和MP1和漏極均連接到所述MP2的源極，所述MN0的漏極和MN1和漏極均連接到所述MN2的源極，所述MP2的漏極和MN2的漏極連接并引出字線信號輸出端WL，所述MP2的柵極和MN2的柵極分別作為字線控制輸入端PVmid和NVmind。本發(fā)明能夠有效降低電路中的MOS管的電壓差，保護(hù)MOS管，從而提高電路可靠性和耐久性。