一種時(shí)鐘生成方法、時(shí)序電路及模數(shù)轉(zhuǎn)換器

基本信息

申請(qǐng)?zhí)?/td> CN201910764967.X 申請(qǐng)日 -
公開（公告）號(hào) CN110417412A 公開（公告）日 2019-11-05
申請(qǐng)公布號(hào) CN110417412A 申請(qǐng)公布日 2019-11-05
分類號(hào) H03M1/10（2006.01）I; H03M1/50（2006.01）I; H03M1/12（2006.01）I 分類 基本電子電路;
發(fā)明人 王潛 申請(qǐng)（專利權(quán)）人 蘇州迅芯微電子有限公司
代理機(jī)構(gòu) 西安通大專利代理有限責(zé)任公司 代理人 蘇州迅芯微電子有限公司
地址 215000 江蘇省蘇州市蘇州工業(yè)園區(qū)星湖街218號(hào)A7樓505單元
法律狀態(tài) -

摘要

摘要 一種時(shí)鐘生成方法、時(shí)序電路及模數(shù)轉(zhuǎn)換器，時(shí)鐘生成方法包括以下步驟：第一步、產(chǎn)生四相25％占空比時(shí)鐘；第二步、輸出1：1：2占空比高電平不交疊時(shí)鐘，并作如下分配：采樣時(shí)間和比較器比較時(shí)間分別占整個(gè)周期的1/4；剩余1/2時(shí)鐘周期用于MDAC中運(yùn)放的建立。時(shí)序電路包括：用于獲得四相25％占空比時(shí)鐘的時(shí)鐘產(chǎn)生電路；用于通過(guò)兩相25％占空比時(shí)鐘獲得接近50％占空比時(shí)鐘的與門邏輯電路；用于將單相25％占空比時(shí)鐘和0電位電平VSS進(jìn)行與運(yùn)算的與門邏輯電路；用于對(duì)各個(gè)邏輯電路的輸出信號(hào)進(jìn)行時(shí)鐘校準(zhǔn)的D觸發(fā)器；以及，D觸發(fā)器之后通過(guò)緩沖器增強(qiáng)驅(qū)動(dòng)并且輔助實(shí)現(xiàn)所需要的不同時(shí)鐘延遲。模數(shù)轉(zhuǎn)換器具有所述的時(shí)序電路。本發(fā)明降低了對(duì)運(yùn)放帶寬的要求。