基于FPGA的上電復(fù)位電路及上電復(fù)位方法

基本信息

申請(qǐng)?zhí)?/td> CN202111077920.X 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113556111A 公開(kāi)（公告）日 2021-10-26
申請(qǐng)公布號(hào) CN113556111A 申請(qǐng)公布日 2021-10-26
分類號(hào) H03K17/22（2006.01）I;G06F1/24（2006.01）I 分類 基本電子電路;
發(fā)明人 吳佳;李禮;吳葉楠 申請(qǐng)（專利權(quán)）人 浙江威固信息技術(shù)有限責(zé)任公司
代理機(jī)構(gòu) 上海塔科專利代理事務(wù)所（普通合伙） 代理人 耿恩華
地址 313000浙江省湖州市德清縣阜溪街道雙山路136號(hào)7幢402號(hào)（莫干山國(guó)家高新區(qū)）
法律狀態(tài) -

摘要

摘要 本申請(qǐng)涉及一種基于FPGA的上電復(fù)位電路及上電復(fù)位方法，包括依次連接的DA觸發(fā)電路和DR觸發(fā)電路，所述DA觸發(fā)電路包括DA觸發(fā)器組、n位累加器和第一進(jìn)位固定電路，所述DA觸發(fā)電路包括DA觸發(fā)器組、n位累加器和第一進(jìn)位固定電路。本發(fā)明所述上電復(fù)位方法通過(guò)所述輸入時(shí)鐘信號(hào)CLK持續(xù)提供信號(hào)至所述n位累加器持續(xù)加1直至發(fā)生進(jìn)位，所述第一進(jìn)位固定電路使所述n位累加器的進(jìn)位信號(hào)保持，所述DR觸發(fā)器組取消復(fù)位，最后所述m位累加器持續(xù)加1直至發(fā)生進(jìn)位，并產(chǎn)生進(jìn)位信號(hào)，當(dāng)產(chǎn)生復(fù)位信號(hào)時(shí)，所述復(fù)位輸出連接端RESET信號(hào)從0變?yōu)?，且固定為1，進(jìn)而實(shí)現(xiàn)復(fù)位，也即實(shí)現(xiàn)了無(wú)需在FPGA芯片外部增加上電復(fù)位電路，且復(fù)位時(shí)間可調(diào)，成本低，靈活性高。