一種非易失性存儲(chǔ)器數(shù)據(jù)讀取方法

基本信息

申請(qǐng)?zhí)?/td> CN201710095185.2 申請(qǐng)日 -
公開（公告）號(hào) CN107017020B 公開（公告）日 2019-08-06
申請(qǐng)公布號(hào) CN107017020B 申請(qǐng)公布日 2019-08-06
分類號(hào) G11C13/00 分類 信息存儲(chǔ);
發(fā)明人 康旺;張和;趙巍勝 申請(qǐng)（專利權(quán)）人 致真存儲(chǔ)（北京）科技有限公司
代理機(jī)構(gòu) 北京慧泉知識(shí)產(chǎn)權(quán)代理有限公司 代理人 北京航空航天大學(xué)
地址 100191 北京市海淀區(qū)學(xué)院路37號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種非易失性存儲(chǔ)器數(shù)據(jù)讀取方法，具體如下：外圍讀取電路模塊同時(shí)與低阻值參考單元、數(shù)據(jù)單元、高阻值參考單元相連，產(chǎn)生的讀取信號(hào)分別記為SL、SD、SH；信號(hào)處理模塊輸入端與外圍讀取電路模塊相連，同時(shí)與低阻值參考單元、數(shù)據(jù)單元、高阻值參考單元相連，接收讀取信號(hào)SL、SD、SH；信號(hào)處理模塊輸出端與信號(hào)判決模塊輸入端相連，對(duì)接收的信號(hào)SL、SD、SH處理，并輸出兩個(gè)處理后的信號(hào)，分別為DL與DH；信號(hào)判決模塊的兩個(gè)輸入端與信號(hào)處理模塊兩個(gè)輸出端相連，接收信號(hào)DL與DH，進(jìn)行比較判決并放大，輸出最終數(shù)據(jù)讀取結(jié)果。本發(fā)明可極大減小工藝參數(shù)偏差的影響；同時(shí)可進(jìn)一步提高讀取裕度，進(jìn)而提高非易失性存儲(chǔ)器的數(shù)據(jù)讀取可靠性。