可實(shí)現(xiàn)eDP編碼/解碼/編解碼的FPGA系統(tǒng)
基本信息
| 申請(qǐng)?zhí)?/td> | CN202011640629.4 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN112866714A | 公開(kāi)（公告）日 | 2021-05-28 |
| 申請(qǐng)公布號(hào) | CN112866714A | 申請(qǐng)公布日 | 2021-05-28 |
| 分類號(hào) | H04N19/44(2014.01)I;H04N19/42(2014.01)I;G05B19/042(2006.01)I | 分類 | 電通信技術(shù); |
| 發(fā)明人 | 王禹衡;王慧宇;方勇 | 申請(qǐng)（專利權(quán)）人 | 上海易維視科技有限公司 |
| 代理機(jī)構(gòu) | 上海金盛協(xié)力知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 王松 |
| 地址 | 200437上海市虹口區(qū)松花江路2539號(hào)1號(hào)樓5樓501-503室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明揭示了一種可實(shí)現(xiàn)eDP編碼/解碼/編解碼的FPGA系統(tǒng)，所述系統(tǒng)包括編碼組件及解碼組件；所述編碼組件包括熱插拔檢測(cè)模塊、數(shù)據(jù)編碼模塊、數(shù)據(jù)對(duì)齊模塊、鏈路訓(xùn)練模塊、并轉(zhuǎn)串模塊及數(shù)據(jù)封包模塊；所述解碼組件包括數(shù)據(jù)接收模塊、數(shù)據(jù)解碼模塊、時(shí)鐘恢復(fù)模塊、通道對(duì)齊模塊、鏈路訓(xùn)練模塊、寄存器存儲(chǔ)模塊、串并轉(zhuǎn)換模塊及數(shù)據(jù)同步模塊。本發(fā)明提出的可實(shí)現(xiàn)eDP編碼/解碼/編解碼的FPGA系統(tǒng)，可直接降低控制板成本，降低故障率，提高靈活度。?? |
