一種FPGA虛擬IO片間互連電路
基本信息
| 申請(qǐng)?zhí)?/td> | CN201510342599.1 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN104991878B | 公開（公告）日 | 2018-05-22 |
| 申請(qǐng)公布號(hào) | CN104991878B | 申請(qǐng)公布日 | 2018-05-22 |
| 分類號(hào) | G06F13/40 | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 吳沙;楊滔 | 申請(qǐng)（專利權(quán)）人 | 北京亞科鴻禹電子有限公司 |
| 代理機(jī)構(gòu) | 北京潤澤恒知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 北京亞科鴻禹電子有限公司 |
| 地址 | 100191 北京市海淀區(qū)花園路2號(hào)牡丹創(chuàng)業(yè)樓316、317、318、319室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供了一種FPGA虛擬IO片間互連電路，包括：時(shí)鐘模塊；發(fā)送FPGA端電路，包括：數(shù)據(jù)編碼模塊，生成編碼數(shù)據(jù)；第一異步FIFO，緩存數(shù)據(jù)編碼模塊根據(jù)編碼時(shí)鐘和異步FIFO寫協(xié)議寫入的編碼數(shù)據(jù)；發(fā)送模塊，發(fā)送從第一異步FIFO讀取的至少兩位數(shù)據(jù)和差分串行時(shí)鐘，直至發(fā)送全部編碼數(shù)據(jù)；傳輸模塊；接收FPGA端電路，包括：接收模塊，接收至少兩位數(shù)據(jù)和差分串行時(shí)鐘，直至接收全部編碼數(shù)據(jù)；第二異步FIFO，緩存接收模塊根據(jù)異步FIFO寫協(xié)議和差分串行時(shí)鐘寫入的至少兩位數(shù)據(jù)，直至寫入全部編碼數(shù)據(jù)；數(shù)據(jù)解碼模塊，將編碼數(shù)據(jù)同步解碼。本發(fā)明能在很大的范圍內(nèi)隨意增加傳輸帶寬和傳輸速率，還能極大地降低誤碼率。 |
