一種用于5G通信測試儀表測試數(shù)據(jù)的并行處理方法

基本信息

申請?zhí)?/td> CN202010257415.2 申請日 -
公開（公告）號 CN111459679A 公開（公告）日 2020-07-28
申請公布號 CN111459679A 申請公布日 2020-07-28
分類號 G06F9/50(2006.01)I 分類 計算；推算；計數(shù);
發(fā)明人 楊新杰;陳波;謝玲富 申請（專利權(quán)）人 寧波艾歐迪互聯(lián)科技有限公司
代理機(jī)構(gòu) 北京沁優(yōu)知識產(chǎn)權(quán)代理有限公司 代理人 寧波艾歐迪互聯(lián)科技有限公司
地址 315000浙江省寧波市江北區(qū)寶馬街8號4幢101室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種用于5G通信測試儀表測試數(shù)據(jù)的并行處理方法，其技術(shù)方案要點(diǎn)是包括分割步驟：數(shù)據(jù)處理模塊根據(jù)數(shù)據(jù)分割策略對母數(shù)據(jù)包進(jìn)行分割得到若干子數(shù)據(jù)包；獲得時間錯位步驟：數(shù)據(jù)處理模塊根據(jù)子數(shù)據(jù)包時間錯位策略得到子數(shù)據(jù)包錯位時間；數(shù)據(jù)處理步驟：數(shù)據(jù)處理模塊將子數(shù)據(jù)包依次通過對應(yīng)的FPGA進(jìn)行處理，前后相鄰處理的兩個子數(shù)據(jù)包的處理起始時間間隔等于子數(shù)據(jù)包錯位時間，數(shù)據(jù)處理模塊將通過各個FPGA處理得到的子數(shù)據(jù)包存儲于對應(yīng)的存儲資源區(qū)；數(shù)據(jù)匯總步驟：各個子數(shù)據(jù)包處理完成后，數(shù)據(jù)處理模塊將各個子數(shù)據(jù)包匯總成母數(shù)據(jù)包。該方法能夠降低數(shù)據(jù)處理時延。??