一種基于FPGA的靜態(tài)時(shí)序分析延遲計(jì)算加速系統(tǒng)及方法

基本信息

申請(qǐng)?zhí)?/td> CN202111399112.5 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113822003A 公開(kāi)（公告）日 2021-12-21
申請(qǐng)公布號(hào) CN113822003A 申請(qǐng)公布日 2021-12-21
分類號(hào) G06F30/3315（2020.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 羅召建;陳剛 申請(qǐng)（專利權(quán)）人 南京集成電路設(shè)計(jì)服務(wù)產(chǎn)業(yè)創(chuàng)新中心有限公司
代理機(jī)構(gòu) 北京德崇智捷知識(shí)產(chǎn)權(quán)代理有限公司 代理人 王金雙
地址 211800江蘇省南京市浦口區(qū)華創(chuàng)路73號(hào)高新總部大廈（原韋恩大廈）A座7樓
法律狀態(tài) -

摘要

摘要 一種基于FPGA的靜態(tài)時(shí)序分析延遲計(jì)算加速系統(tǒng)，包括，上位機(jī)和FPGA加速卡，其中，所述上位機(jī)，其通過(guò)文件讀寫，向所述FPGA加速卡發(fā)送延遲計(jì)算請(qǐng)求數(shù)據(jù)并從所述FPGA加速卡讀取計(jì)算結(jié)果；所述FPGA加速卡，其接收上位機(jī)發(fā)送的延遲計(jì)算請(qǐng)求數(shù)據(jù)并進(jìn)行計(jì)算，將計(jì)算結(jié)果發(fā)送給所述上位機(jī)；在系統(tǒng)內(nèi)虛擬負(fù)責(zé)請(qǐng)求的文件和負(fù)責(zé)輸出結(jié)果的文件，供所述上位機(jī)完成延遲計(jì)算請(qǐng)求數(shù)據(jù)的發(fā)送和計(jì)算結(jié)果的讀取。本發(fā)明還提供了一種基于FPGA的靜態(tài)時(shí)序分析延遲計(jì)算加速方法，大大提高了計(jì)算吞吐率，降低了資源消耗；降低了觸發(fā)器和寄存器資源的消耗，有利于FPGA實(shí)現(xiàn)時(shí)的時(shí)序收斂。