一種基于網(wǎng)絡(luò)拓?fù)漤樞虻碾娐烽T尺寸優(yōu)化方法
基本信息
申請(qǐng)?zhí)?/td> | CN202111237665.0 | 申請(qǐng)日 | - |
公開(公告)號(hào) | CN113673195A | 公開(公告)日 | 2021-11-19 |
申請(qǐng)公布號(hào) | CN113673195A | 申請(qǐng)公布日 | 2021-11-19 |
分類號(hào) | G06F30/392(2020.01)I;G06F30/398(2020.01)I;G06F111/04(2020.01)N | 分類 | 計(jì)算;推算;計(jì)數(shù); |
發(fā)明人 | 葉旻淵;陳剛 | 申請(qǐng)(專利權(quán))人 | 南京集成電路設(shè)計(jì)服務(wù)產(chǎn)業(yè)創(chuàng)新中心有限公司 |
代理機(jī)構(gòu) | 北京德崇智捷知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 王金雙 |
地址 | 211800江蘇省南京市浦口區(qū)華創(chuàng)路73號(hào)高新總部大廈(原韋恩大廈)A座7樓 | ||
法律狀態(tài) | - |
摘要
摘要 | 一種基于網(wǎng)絡(luò)拓?fù)漤樞虻碾娐烽T尺寸優(yōu)化方法,包括以下步驟:根據(jù)電路的連接關(guān)系,對(duì)整體電路進(jìn)行分組;完成分組后,分別對(duì)每一個(gè)分組的電路進(jìn)行優(yōu)化;合并每個(gè)分組電路的優(yōu)化處理結(jié)果,將替換的電路單元應(yīng)用到整體電路中,完成整體電路的門尺寸優(yōu)化。本發(fā)明的基于網(wǎng)絡(luò)拓?fù)漤樞虻碾娐烽T尺寸優(yōu)化方法,既保證了優(yōu)化精度,又避免了傳統(tǒng)的基于數(shù)學(xué)形式的優(yōu)化算法需要對(duì)結(jié)果進(jìn)行取整的問題,同時(shí)提高了門尺寸優(yōu)化問題的求解速度。 |
