一種基于FPGA的靜態(tài)時序分析延遲計算加速系統(tǒng)及方法
基本信息
申請?zhí)?/td> | CN202111399112.5 | 申請日 | - |
公開(公告)號 | CN113822003B | 公開(公告)日 | 2022-03-11 |
申請公布號 | CN113822003B | 申請公布日 | 2022-03-11 |
分類號 | G06F30/3315(2020.01)I | 分類 | 計算;推算;計數(shù); |
發(fā)明人 | 羅召建;陳剛 | 申請(專利權(quán))人 | 南京集成電路設(shè)計服務(wù)產(chǎn)業(yè)創(chuàng)新中心有限公司 |
代理機構(gòu) | 北京德崇智捷知識產(chǎn)權(quán)代理有限公司 | 代理人 | 王金雙 |
地址 | 211800江蘇省南京市浦口區(qū)華創(chuàng)路73號高新總部大廈(原韋恩大廈)A座7樓 | ||
法律狀態(tài) | - |
摘要
摘要 | 一種基于FPGA的靜態(tài)時序分析延遲計算加速系統(tǒng),包括,上位機和FPGA加速卡,其中,所述上位機,其通過文件讀寫,向所述FPGA加速卡發(fā)送延遲計算請求數(shù)據(jù)并從所述FPGA加速卡讀取計算結(jié)果;所述FPGA加速卡,其接收上位機發(fā)送的延遲計算請求數(shù)據(jù)并進行計算,將計算結(jié)果發(fā)送給所述上位機;在系統(tǒng)內(nèi)虛擬負責請求的文件和負責輸出結(jié)果的文件,供所述上位機完成延遲計算請求數(shù)據(jù)的發(fā)送和計算結(jié)果的讀取。本發(fā)明還提供了一種基于FPGA的靜態(tài)時序分析延遲計算加速方法,大大提高了計算吞吐率,降低了資源消耗;降低了觸發(fā)器和寄存器資源的消耗,有利于FPGA實現(xiàn)時的時序收斂。 |
