半導體器件及其制造方法

基本信息

申請?zhí)?/td> CN201910348146.8 申請日 -
公開（公告）號 CN110071172B 公開（公告）日 2022-03-18
申請公布號 CN110071172B 申請公布日 2022-03-18
分類號 H01L29/778（2006.01）I;H01L21/335（2006.01）I;H01L29/423（2006.01）I;H01L29/20（2006.01）I;H01L21/8252（2006.01）I 分類 基本電氣元件;
發(fā)明人 范謙;倪賢鋒;何偉 申請（專利權(quán)）人 蘇州漢驊半導體有限公司
代理機構(gòu) - 代理人 -
地址 215000江蘇省蘇州市工業(yè)園區(qū)金雞湖大道99號蘇州納米城西北區(qū)11幢303室
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種半導體器件及其制造方法，包括：提供晶圓，所述晶圓包括N個半導體結(jié)構(gòu)，所述半導體結(jié)構(gòu)包括底、位于所述襯底上的緩沖層、位于所述緩沖層上的勢壘層以及位于所述勢壘層上的源極和漏極；在第一半導體結(jié)構(gòu)上的源極和漏極之間的柵極區(qū)域上形成第一柵極；對除第一半導體結(jié)構(gòu)以外的其他半導體結(jié)構(gòu)的柵極區(qū)域的勢壘層進行刻蝕，在每個所述半導體結(jié)構(gòu)的勢壘層中形成凹槽，并在所述每個凹槽中形成柵極，所述每個凹槽的深度不相等，且小于所述勢壘層的厚度，其中，所述N為大于2的正整數(shù)。本申請所提出的半導體器件及其制造方法，通過在器件中形成不同厚度的勢壘層從而提高其線性度。