一種延遲鎖定回路

基本信息

申請?zhí)?/td> CN202111082024.2 申請日 -
公開（公告）號 CN113541679B 公開（公告）日 2022-01-18
申請公布號 CN113541679B 申請公布日 2022-01-18
分類號 H03L7/08（2006.01）I;H03K5/00（2006.01）I 分類 基本電子電路;
發(fā)明人 亞歷山大;上官朦朦 申請（專利權(quán)）人 浙江力積存儲科技有限公司
代理機構(gòu) 江蘇坤象律師事務(wù)所 代理人 趙新民;夏純
地址 321000 浙江省金華市金東區(qū)孝順鎮(zhèn)正涵南街1088號13樓1302室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種延遲鎖定回路包括：可變延遲塊，用于接收從外部輸入的輸入時鐘，以產(chǎn)生中間時鐘；固定延遲塊，耦接至可變延遲塊之后產(chǎn)生內(nèi)部反饋時鐘；鑒相器，檢測內(nèi)部反饋時鐘與輸入時鐘的相位差，輸出比較結(jié)果；控制器，基于比較結(jié)果改變可變延遲塊的延遲量，產(chǎn)生與輸入時鐘同相位的輸出時鐘?？勺冄舆t塊包括主延遲鏈以及至少一條附加延遲鏈，用于響應(yīng)于控制信號開啟其中一條；主延遲鏈和附加延遲鏈結(jié)構(gòu)相同。使用至少兩條延遲鏈來進(jìn)行鎖定延遲，在正常情況下使用主延遲鏈，當(dāng)主延遲鏈發(fā)生溢出時，啟動附加延遲鏈來替換主延遲鏈，相較于重啟DLL電路，切換耗費時間短，時鐘跳變小，能夠盡快恢復(fù)DLL電路的正常工作，減少數(shù)據(jù)傳輸?shù)膩G失。