一種提高OpenCL硬件執(zhí)行效率的方法

基本信息

申請?zhí)?/td> CN201610039665.2 申請日 -
公開（公告）號 CN105447285B 公開（公告）日 2018-11-30
申請公布號 CN105447285B 申請公布日 2018-11-30
分類號 G06F17/50 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 程愛蓮;王文華 申請（專利權(quán)）人 杭州菲數(shù)科技有限公司
代理機(jī)構(gòu) 杭州知通專利代理事務(wù)所（普通合伙） 代理人 杭州菲數(shù)科技有限公司
地址 310024 浙江省杭州市西湖區(qū)轉(zhuǎn)塘科技經(jīng)濟(jì)區(qū)塊16號4幢364號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種提高OpenCL硬件執(zhí)行效率的方法，包括以下步驟：編譯以O(shè)penCL語言實(shí)現(xiàn)的kernel模塊，調(diào)用高級綜合工具生成verilog代碼；分析自動生成的verilog代碼的結(jié)構(gòu)，記錄接口的信號、時(shí)序和功能；對verilog代碼進(jìn)行手工修改和優(yōu)化，并備份存檔；修改流程控制的腳本，插入文件替換命令，用優(yōu)化后的verilog代碼替換編譯器自動生成的verilog代碼；重新運(yùn)行OpenCL編譯器，生成最終的FPGA配置文件，本發(fā)明保留了完整的OpenCL環(huán)境與流程，通過解析OpenCL編譯環(huán)境的運(yùn)行步驟和分析verilog代碼的結(jié)構(gòu)與接口，使手工修改和優(yōu)化自動生成的verilog代碼成為可能，從而提升kernel模塊性能，包括提高工作時(shí)鐘，實(shí)現(xiàn)更多的功能，充分利用FPGA的硬件資源，使OpenCL在FPGA平臺上的執(zhí)行效率得到大幅度提高。