SystemVerilog覆蓋集生成方法及裝置

基本信息

申請(qǐng)?zhí)?/td> CN202110424242.3 申請(qǐng)日 -
公開（公告）號(hào) CN113158607A 公開（公告）日 2021-07-23
申請(qǐng)公布號(hào) CN113158607A 申請(qǐng)公布日 2021-07-23
分類號(hào) G06F30/367（2020.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 朱琳琳;劉小波;杜世淼 申請(qǐng)（專利權(quán)）人 四川微巨芯科技有限公司
代理機(jī)構(gòu) 成都科海專利事務(wù)有限責(zé)任公司 代理人 劉寧
地址 610000四川省成都市中國（四川）自由貿(mào)易試驗(yàn)區(qū)成都高新區(qū)天華二路219號(hào)C區(qū)11號(hào)樓23層
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種SystemVerilog覆蓋集生成方法及裝置，該方法包括：基于預(yù)設(shè)的按照預(yù)設(shè)規(guī)則在Excel文檔中寫入收集的功能測(cè)試點(diǎn)的相關(guān)信息；使用預(yù)設(shè)的腳本基于所述Excel文檔生成覆蓋集。本發(fā)明采用以上技術(shù)方案，驗(yàn)證工作者只需在Excel文件中以更友好的輸入界面量化功能點(diǎn)，再由腳本（Perl）基于該文件自動(dòng)生成覆蓋集以提高效率。避免了手動(dòng)書寫覆蓋集則工作量大且效率低下的問題。