一種簡(jiǎn)化的AFDX冗余接收系統(tǒng)及其處理報(bào)文的方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN201310540172.3 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN103577371B | 公開(kāi)（公告）日 | 2016-09-21 |
| 申請(qǐng)公布號(hào) | CN103577371B | 申請(qǐng)公布日 | 2016-09-21 |
| 分類(lèi)號(hào) | G06F13/40(2006.01)I;H04L12/40(2006.01)I | 分類(lèi) | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 劉宇波;蘇宗田 | 申請(qǐng)（專(zhuān)利權(quán)）人 | 成都金本華科技有限公司 |
| 代理機(jī)構(gòu) | - | 代理人 | - |
| 地址 | 610041 四川省成都市高新區(qū)科技孵化園內(nèi) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明公開(kāi)了一種簡(jiǎn)化的AFDX冗余接收系統(tǒng)，包括物理層收發(fā)器、FPGA模塊和CPU模塊，所述FPGA模塊至少包括一條由報(bào)文接收模塊和CPU讀寫(xiě)端口連接在一起組成的電路；所述CPU模塊包括報(bào)文檢測(cè)模塊和冗余檢查模塊；所述物理層收發(fā)器與報(bào)文檢測(cè)模塊的個(gè)數(shù)與FPGA模塊內(nèi)的電路條數(shù)相匹配；所述物理層收發(fā)器、報(bào)文接收模塊、CPU讀寫(xiě)端口和報(bào)文檢測(cè)模塊依次連接在一起，所有報(bào)文檢測(cè)模塊均與冗余檢查模塊連接。該冗余接收系統(tǒng)改進(jìn)后，將現(xiàn)有技術(shù)在FPGA模塊中進(jìn)行冗余處理的模塊設(shè)置到了CPU模塊中，提高了FPGA工作的靈活性，降低了FPGA模塊的邏輯設(shè)計(jì)工作量。 |
