一種基于IP核的SoC可視化設計方法

基本信息

申請?zhí)?/td> CN201810710817.6 申請日 -
公開（公告）號 CN108920825A 公開（公告）日 2018-11-30
申請公布號 CN108920825A 申請公布日 2018-11-30
分類號 G06F17/50 分類 計算；推算；計數;
發(fā)明人 袁本榮;朱昱;王建 申請（專利權）人 山東芯革電子科技有限公司
代理機構 - 代理人 -
地址 250101 山東省濟南市高新區(qū)舜華路2000號舜泰廣場8號樓1-901-13
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種基于IP核的SoC可視化設計方法，所述可視化設計方法包括：產品規(guī)范及設計工具，創(chuàng)建系統(tǒng)，IP核的IP?XACT封裝，可視化電路設計及自動布線，生成RTL級代碼，仿真驗證前仿真，圖版規(guī)劃、后仿真及物理驗證等，流片。本發(fā)明采用可視化的編輯方式來完成RTL級前仿電路的設計，進而導出為硬件描述語言的RTL級代碼，避免手動編寫RTL級代碼，極大的提升了電路設計的速度和效率，同時也減少了由于直接編寫RTL代碼帶來的語法或功能錯誤。