一種針對FPGA面積優(yōu)化的優(yōu)先級資源共享方法

基本信息

申請?zhí)?/td> CN201210564207.2 申請日 -
公開（公告）號 CN103885819B 公開（公告）日 2017-11-17
申請公布號 CN103885819B 申請公布日 2017-11-17
分類號 G06F9/46(2006.01)I 分類 計算；推算；計數(shù);
發(fā)明人 劉貴宅;于芳;劉忠立;刁嵐松 申請（專利權(quán)）人 北京飄石科技有限公司
代理機構(gòu) 中科專利商標代理有限責任公司 代理人 任巖
地址 100083 北京市朝陽區(qū)北土城西路3號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種針對FPGA面積優(yōu)化的優(yōu)先級資源共享方法，包括：讀取RTL綜合中間數(shù)據(jù)結(jié)構(gòu)網(wǎng)表，查找并收集網(wǎng)表中所有時序互斥的分支；分析時序互斥的分支中的具體操作，檢測并收集時序互斥的分支中相同的算術(shù)操作；以及優(yōu)先對有相同輸出的算術(shù)操作進行共享，其次對只有公共輸入端口的算術(shù)操作進行共享，最后對沒有公共端口的算術(shù)操作進行共享。利用本發(fā)明，通過檢測HDL設計文件中時序互斥的相同的算術(shù)操作，對這些算術(shù)操作按照規(guī)定的順序依次進行共享，就可以減少算術(shù)邏輯單元(ALU?Arithmetic?Logic?Unit)，達到面積優(yōu)化的效果。