一種針對(duì)FPGA面積優(yōu)化的優(yōu)先級(jí)資源共享方法

基本信息

申請(qǐng)?zhí)?/td> CN201210564207.2 申請(qǐng)日 -
公開（公告）號(hào) CN103885819A 公開（公告）日 2014-06-25
申請(qǐng)公布號(hào) CN103885819A 申請(qǐng)公布日 2014-06-25
分類號(hào) G06F9/46(2006.01)I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 劉貴宅;于芳;劉忠立;刁嵐松 申請(qǐng)（專利權(quán)）人 北京飄石科技有限公司
代理機(jī)構(gòu) 中科專利商標(biāo)代理有限責(zé)任公司 代理人 任巖
地址 100083 北京市朝陽區(qū)北土城西路3號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種針對(duì)FPGA面積優(yōu)化的優(yōu)先級(jí)資源共享方法，包括：讀取RTL綜合中間數(shù)據(jù)結(jié)構(gòu)網(wǎng)表，查找并收集網(wǎng)表中所有時(shí)序互斥的分支；分析時(shí)序互斥的分支中的具體操作，檢測(cè)并收集時(shí)序互斥的分支中相同的算術(shù)操作；以及優(yōu)先對(duì)有相同輸出的算術(shù)操作進(jìn)行共享，其次對(duì)只有公共輸入端口的算術(shù)操作進(jìn)行共享，最后對(duì)沒有公共端口的算術(shù)操作進(jìn)行共享。利用本發(fā)明，通過檢測(cè)HDL設(shè)計(jì)文件中時(shí)序互斥的相同的算術(shù)操作，對(duì)這些算術(shù)操作按照規(guī)定的順序依次進(jìn)行共享，就可以減少算術(shù)邏輯單元(ALU-Arithmetic?Logic?Unit)，達(dá)到面積優(yōu)化的效果。