一種在低速時(shí)鐘下對(duì)高速信號(hào)的下變頻處理系統(tǒng)和方法

基本信息

申請(qǐng)?zhí)?/td> CN202110935049.6 申請(qǐng)日 -
公開（公告）號(hào) CN113659931A 公開（公告）日 2021-11-16
申請(qǐng)公布號(hào) CN113659931A 申請(qǐng)公布日 2021-11-16
分類號(hào) H03D7/16（2006.01）I;G05B19/042（2006.01）I 分類 基本電子電路;
發(fā)明人 沙文祥;吳太陽 申請(qǐng)（專利權(quán)）人 南京國睿安泰信科技股份有限公司
代理機(jī)構(gòu) 南京知識(shí)律師事務(wù)所 代理人 劉豐;高嬌陽
地址 210013江蘇省南京市鼓樓區(qū)古平崗4號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種在低速時(shí)鐘下對(duì)高速信號(hào)的下變頻處理系統(tǒng)，包括采樣模塊和FPGA模塊，采樣模塊采集模擬信號(hào)后經(jīng)過模數(shù)轉(zhuǎn)換輸入FPGA模塊中，F(xiàn)PGA模塊包括接口、若干個(gè)乘法器、NCO和累加器；接口將采樣后的數(shù)據(jù)傳送到乘法器中，NCO與乘法器相連，將接口傳送的數(shù)據(jù)的原始頻率轉(zhuǎn)換映射到NCO的頻率范圍，經(jīng)過NCO變頻后得到的數(shù)據(jù)分為實(shí)部信號(hào)和虛部信號(hào)，實(shí)部信號(hào)和虛部信號(hào)分別通過對(duì)應(yīng)的累加器累加。本發(fā)明還提供了一種基于該系統(tǒng)的方法。通過對(duì)FPGA的NCO的控制系統(tǒng)，實(shí)現(xiàn)了在低速時(shí)鐘下對(duì)高速信號(hào)的下變頻處理，最大限度的節(jié)省了FPGA的乘法器資源，在乘法器資源不豐富的中低端FPGA上可得到成功應(yīng)用。