一種超結(jié)MOSFET器件結(jié)構(gòu)及制造方法

基本信息

申請?zhí)?/td> CN202011602643.5 申請日 -
公開（公告）號 CN112635549A 公開（公告）日 2021-04-09
申請公布號 CN112635549A 申請公布日 2021-04-09
分類號 H01L29/06;H01L29/78;H01L21/336 分類 基本電氣元件;
發(fā)明人 劉秀梅;殷允超;劉鋒 申請（專利權(quán)）人 江蘇捷捷微電子股份有限公司
代理機構(gòu) 北京科家知識產(chǎn)權(quán)代理事務所（普通合伙） 代理人 宮建華
地址 226200 江蘇省南通市啟東市經(jīng)濟開發(fā)區(qū)錢塘江路3000號
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種超結(jié)MOSFET器件結(jié)構(gòu)及制造方法，在半導體基板第一主面上設置若干單元尺寸為W的器件元胞，在第一導電類型外延層內(nèi)設置若干呈陣列排布的超結(jié)陣列，且超結(jié)陣列中第一N型柱n1、第二N型柱n2、第一P型柱p1、第二P型柱p2的寬度均相同為d，第一N型柱n1和第一P型柱p1的長度相同為L1，第二N型柱n2和第二P型柱p2的長度相同為L2，且L1>L2，L1+L2＝W，2d≤W；本發(fā)明通過多次外延工藝方法，改變超結(jié)的結(jié)構(gòu)，打破超結(jié)結(jié)構(gòu)尺寸與表面MOS結(jié)構(gòu)尺寸之間矛盾，在不增加現(xiàn)有工藝難度和制造成本的前提下，完成了超結(jié)結(jié)構(gòu)單元的小尺寸化，不僅提高了器件耐壓能力，而且降低了導通電阻，進而降低了超結(jié)器件的導通損耗。